3.5.2. Структура ядра микроконтроллера

1.1 Структура микропроцессорных систем управления
1.2 Структура микропроцессорного контроллера
1.3 Структура микропроцессорных систем управления
1.4.1 Микропроцессорная система контроля параметров телевизора
1.4.2 Микропроцессорный стенд для проверки бытовых магнитофонов
1.4.3 Микропроцессорный влагомер текстильных материалов
1.4.4 Микропроцессорные системы в обслуживании автомобилей
1.5.1 Микропроцессорное управление цветным телевизором
1.5.2 Микропроцессорные средства управления бытовыми магнитофонами
1.5.3 Микропроцессорное управление бытовыми радиоприемными устройствами
1.5.4 Микропроцессорная система управления сушильным барабаном
1.5.2 Система управления электроприводом шлифовальной машины
1.5.6 Система управления сушкой древесины
3.5.1 Архитектура однокристального микропроцессора К580ВМ80А
3.5.2 Структура ядра микроконтроллера
3.6 Отличительные особенности однокристальных 16-разрядных микропроцессоров
4.1Типовые интерфейсы микропроцессорных систем

Микропроцессорная система состоит из трех основных блоков: микропроцессорного контроллера МК, устройства сопряжения с объектом УСО и объекта управления.
Здесь остановимся на схемотехнических вопросах построения ядра микроконтроллера , включающего центральный микропроцессор МП, системные шины, системный контроллер и память микроконтроллера . Вопросы, связанные с организацией обмена информацией между ядром микроконтроллера и внешними устройствами, будут рассмотрены в следующей главе.

Напомним, что по техническим условиям эксплуатации нагрузочная способность выводов МП К580ВМ80А не должна превышать нагрузки одного входа элемента ТТЛ. Такая низкая нагрузочная способность выводов микропроцессора объясняется стремлением уменьшить величину тока, протекающего через транзисторы кристалла микропроцессора, и связанную с ним выделяемую тепловую энергию. Увеличение нагрузочной способности выводов микропроцессора неизбежно потребовало бы использования транзисторов большей мощности. Это привело бы, во-первых, к увеличению их количества и, во-вторых, к повышению температуры кристалла.

Однако практические задачи, решаемые МС, требуют подключения памяти, дешифраторов, связных адаптеров и т.д., что значительно превышает допустимую нагрузку выводов микропроцессора. Поэтому для увеличения нагрузочной способности микропроцессора в шины адреса и данных встраивают специальные буферы, выполненные на ИС, которые называются шинными формирователями (ШФ).Наиболее распространенными являются четырехразрядные ШФ К589АП16, К589АП26 и восьмиразрядные ШФ К580ВА86 и К580ВА87.

С точки зрения разрядности предпочтение следует отдать ШФ серии К580. На рис.3.11 изображена логическая схема восьмиразрядного ШФ К580ВА86. Корпус ШФ имеет информационные выводы А0-А7 и В0-В7; вывод Т, логическое содержание которого определяет направление передачи информации, и вывод ВК (выборки кристалла).


Рис. 3.1 Уровни сигналов Направление передачи байта данных ВК Т   0 1 канал А -> канал В 0 0 канал В -> канал А 1 безразлично передача отсутствует Таблица 3.6

Микросхема ШФ состоит из блока управления (элементы ИЛИ-НЕ А и В) и восьми функциональных блоков, каждый из которых содержит по два (1 и 2 ) разнонаправленных управляемых усилителя - формирователя с тремя устойчивыми состояниями. Блок управления обеспечивает выбор направления передачи и разрешение передачи за счет изменения логических уровней сигналов Т и ВК. Если на входе ВК высокий уровень лог. «1», то независимо от значения сигнала на выводе Т на выходах элементов А и В устанавливается низкий уровень лог. «0», и все усилители во всех разрядах оказываются в выключенном состоянии и передача через них блокируется в любом направлении. При комбинации ВК = 0 и Т = 1 на выводе элемента А образуется высокий уровень лог. «1» и усилители 1 во всех разрядах ШФ оказываются во включенном состоянии, а усилители 2 - в выключенном состоянии, так как на выходе элемента Б - низкий уровень лог. «0». В этом состоянии ШФ передает 8-разрядную информацию в направлении А > В. При комбинации ВК = 0 и Т = 0 на выходе элемента А установится низкий уровень лог. «0», а на выходе элемента Б - высокий уровень лог. «1», что приведет к выключенному состоянию усилителя 1 и к включенному состоянию усилителя 2. В этом состоянии возможна передача 8-разрядных данных в направлении В > А. Таким образом, схема ШФ обеспечивает двунаправленную передачу 8-разрядных данных в соответствии с табл. 3.6.

Конструктивно ИС ШФ выполнена так, что нагрузочная способность канала В выше канала А. К выводам канала В допускается подключение токовой нагрузки I вых.0 = 32 мА, I вых.1 = -5 мА. Это обстоятельство следует учитывать при включении ШФ в качестве буфера шин: канал А целесообразно подключить к выводам микропроцессора.
ИС ШФ К580ВА87 отличается от рассмотренного только инверсией выходного сигнала в управляемых усилителях. Других особенностей она не имеет.


Р ис. 3.12

Формирование шины адреса системы
Шина адреса МС на базе микропроцессора К580 является однонаправленной 16-разрядной. Поэтому для ее буферирования необходимо использовать два корпуса ИС К580ВА86. На рис. 3.12,а показана схема включения двух ШФ для образования ША системы. Поскольку направление передачи в ША системы происходит в одном направлении, а выводы канала А шинного формирователя предпочтительно подключить к микропроцессору, то ШФ должен быть включен в режим для передачи данных из канала А в канал В, для чего на вывод Т необходимо подать сигнал высокого уровня. Это достигается подключением к выводу Т источника питания +5В через резистор 1 кОм. Вывод ВК формирователей можно объединить и подключить к общему выводу платы.

В том случае, если в системе предусматривается использовать режим ПДП, в котором необходимо отключать шину адреса от микропроцессора при наличии сигнала высокого уровня ПЗХ, то этот сигнал можно использовать для перевода ШФ в выключенное состояние. Для этого сигнал ПЗХ микропроцессора нужно подключить к выводу ВК формирователя через любой логический элемент, обеспечивающий большую нагрузочную способность. Такой вариант включения показан на рис. 3.12,6. Сигналом ПЗХ с вывода микропроцессора на входе ВК шинных формирователей окажется сигнал высокого уровня, который переведет формирователи в выключенное состояние, что означает отключение шины адреса от микропроцессора.

Формирование шины данных системы
Шина данных системы служит для передачи 8-разрядных данных в двух направлениях: от МП к ВУ и в обратном направлении. Поэтому буфер шины данных, реализованный на одной микросхеме К580ВА86, должен иметь возможность переключения направления передачи данных. Для этой цели удобно использовать сигналы микропроцессора ПМ - прием и ВД - запись. Схема буферирования шины данных системы для случая использования режима ПДП изображена на рис.3.13. В режиме приема высоким уровнем сигнала ПМ формирователь обеспечивает передачу данных из канала В и шины данных в микропроцессор. В режиме записи низким уровнем сигнала ПМ на входе Т формирователь изменит направление передачи данных, и данные будут передаваться от микропроцессора в шину данных системы. В режиме захвата высоким уровнем сигнала ПЗХ на входе ВК формирователя любые передачи будут блокированы.


Рис. 3.13

Формирование системной шины управления
Микропроцессорная система может содержать значительное количество внешних устройств. Для обмена данными между ними все ВУ подключаются к общей системной шине данных и системной адресной шине. Для четкого взаимодействия микропроцессора и ВУ необходимы специальные управляющие сигналы, составляющие системную шину управления. Для управления процессом обмена данными с ВУ микропроцессор имеет только два сигнала управления: ПМ - прием и ВД - запись. Этих сигналов явно недостаточно, поэтому сигналы системной шины управления формируются специальной схемой с использованием управляющих сигналов ПМ и ВД и байта «слова состояния» микропроцессора.

Напомним, что в такте Т1 каждого цикла микропроцессор выдает на свою ШД одновременно с синхронизирующим сигналом С байт «слова состояния» МП, которое в такте Т2 записывается во внешний регистр, чтобы его можно было использовать в течение всего машинного цикла. Разряды байта состояния микропроцессора, записанные в регистр, используются далее для формирования управляющих сигналов системной шины управления. Логическое сочетание сигналов ПМ и ВД микропроцессора с разрядами байта состояния позволяет сформировать следующие управляющие сигналы низкого уровня:
ЧТ.ЗУ - чтение ЗУ,
ЗП.ЗУ - запись в ЗУ,
ЧТ.ВУ - чтение ВУ,
ЗП.ВУ - запись в ВУ,
ПЗП - подтверждение- запроса прерывания,
ПОСТ - подтверждение останова.

На рис. 3.14 изображена логическая схема формирования системной шины управления. Стробирующий сигнал СТС, формируемый тактовым генератором К580ГФ24, используется для записи байта состояния в регистр, в качестве которого можно использовать любой 8-разрядный регистр, например К580ИР82.


Рис. 3.14

Приведенная схема иллюстрирует, как используется байт состояния для формирования системной шины управления. Однако практически для этой цели используется микросхема специального системного контроллера К580ВК28, выполняющая теже функции и одновременно обеспечивающая буферирование шины данных. БИС системного контроллера предназначена для сопряжения центрального микропроцессора с блоками памяти и устройствами ввода-вывода, а также для управления направлением передачи данных по шине данных. Контроллер через выводы Д0 - Д7 подключается к МП, а через выводы ДШ0 - ДШ7 – к системной шине данных, являясь двунаправленным шинным формирователем. На кристалле контроллера содержится регистр состояния, выполненный на основе шести Д-триггеров, который и используется для записи байта состояния МП. Если на вход СТР (строб состояния) контроллера поступает сигнал низкого уровня, контроллер записывает байт состояния в регистр для временного хранения. Далее байт состояния поступает в дешифрирующую матрицу, которая, используя сигналы ПМ, ВД и ПЗХ микропроцессора, формирует сигналы системной шины управления. На рис. 3.15 приведена схема подключения системного контроллера к микропроцессору. Вывод УПРШ системного контроллера разрешает доступ к системным шинам при наличии сигнала низкого уровня на его входе. При наличии сигнала высокого уровня на входе УПРШ все выводы контроллера переводятся в высокоимпедансное состояние. Напряжение высокого уровня на входе ПЗХ переводит сигналы шины управления в состояние высокого уровня (пассивное состояние) и блокирует передачу информации через системную шину данных. В режиме прерывания системный контроллер на выводе ППР формирует три последовательных сигнала для приема трех байтов команды CALL - вызова подпрограммы прерывания.


Рис. 3.15

Организация модуля памяти
Любая микропроцессорная система содержит модуль памяти, состоящий из устройств памяти, предназначенных только для считывания информации (ПЗУ), оперативных устройств памяти, предназначенных для считывания и записи информации (ОЗУ), и устройств памяти, содержимое которых пользователь может неоднократно изменять (РПЗУ). Принцип действия и конструктивные особенности различных устройств памяти были рассмотрены в главе 2. Здесь остановимся на вопросах сопряжения устройств памяти с системными шинами микропроцессорной системы.

С точки зрения управления важна организация структуры памяти (разрядность ячеек памяти) и количество каналов для чтения/записи информации. Микросхемы памяти могут иметь или совмещенные или раздельные входы и выходы данных. Кроме того, выходы микросхемы памяти могут быть снабжены элементами с тремя состояниями, но могут и не иметь их. Если микросхемы ЗУ не имеют устройств с тремя состояниями, то при подключении к шине данных нужно установить шинный формирователь, который устанавливается в выключенное состояние в режиме записи информации.

Структура микросхем ЗУ существенно влияет на способ их подключения к системной шине данных для обеспечения нужной разрядности слова. Используя различные способы включения ИС памяти, можно увеличить их разрядность (расширение по горизонтали) или увеличить объем с сохранением разрядности (расширение по вертикали). На рис. 3.16 изображена функциональная схема модуля памяти, построенного на базе микросхем со структурой памяти 1К*1 бит, т.е. каждая микросхема имеет 1К (1024) одноразрядных ячеек памяти. Для организации модуля памяти с длиной слова в восемь разрядов требуется восемь корпусов однотипных ИС памяти, которые подключаются параллельно к шине данных.


Рис. 3.16

Для обращения к ячейкам памяти внутри каждой микросхемы ИС1 - ИС8 к их адресным входам подключены десять младших разрядов (А0 - А9) системной шины адреса. Одновременное считывание одного разряда слова из ячеек всех ИС с одним адресом возможно при параллельном включении сигнала выборки ВК микросхемы и сигнала ЧТ (чтение).

Выборка микросхем памяти осуществляется дешифратором, на вход которого подключены оставшиеся шесть разрядов адресной шины. В зависимости от конструкции дешифратора шести раз рядным кодом на его выходе можно обеспечить одновременное включение 32 подобных ячеек микросхем памяти (расширение по вертикали).
При совмещенных линиях чтение/запись, направление передачи информации определяется уровнем сигнала ЧТ/ЗП.
Алгоритм функционирования модуля памяти показан на рис. 3.17 и сводится к следующему:

в такте Т1 на шину данных адреса выставляется адрес ячейки памяти, который дешифрируется в дешифраторе, и вырабатывается сигнал ВК - выборки микросхемы памяти;

в такте Т2 системный контроллер формирует управляющий сигнал ЧТ/ЗУ, который открывает выходные элементы с тремя состояниями микросхемы памяти, и данные поступают на шину данных системы;
по заднему фронту тактирующего импульса в такте ТЗ сигнал ЧТ.ЗУ снимается, а содержимое шины данных заносится в микропроцессор.


Рис. 3.17

Аналогично происходит процедура записи данных в память, для управления которой используется управляющий сигнал ЗП.ЗУ.






Рекомендуемый контент




Copyright © 2010-2017 housea.ru. Контакты: info@housea.ru При использовании материалов веб-сайта Домашнее Радио, гиперссылка на источник обязательна.