Новые архитектуры процессоров доминируют

Маркус Леви

Новые архитектуры процессоров доминируют

    В конце прошлого года компании Hitachi, Motorola и QED представили на рынок несколько новых архитектур процессоров для встроенных систем.
    Компания QED продолжает развивать свое семейство встраиваемых процессоров RM5700, или Alpine, для мобильных систем интернет-телефонии (MIPS). Отличительной особенностью семейства RM5700 является использование разделенной структуры внутренней шины. Стандартная внутренняя шина систем MIPS, ранее применяемая в продуктах компании QED, мультиплексировала шину адреса и данных. Разделенная структура шины позволяет ядру процессора начинать новый адресный цикл в течение каждого цикла работы центрального процессора. Для повышения производительности шины компания QED реализовала буферный пул пересе-чение между многопортовым блоком регистров и матричным переключателем. Размер буфера составляет 512 байт или 16 линий кэширования, поэтому разные устройства, присоединенные к внутренней шине RM5700, могут одновременно посылать данные в буфер. Наличие многопортового буферного пула устраняет необходимость в управляющем устройстве, контролирующем пропускную способность шины.
    Разработка серии Alpine является первой попыткой компании QED интегрировать периферийные устройства с целью применения процессоров в таких специфиче-ских отраслях, как принтеры и сетевые устройства. Периферийные устройства включают в себя контроллеры памяти, шины PCI и прямого доступа к памяти (DMA). Микросхемы RM5700 используют программируемый пользователем механизм адресного поиска, похожий на механизм ассоциативной памяти (CAM), позволяющий перемещать периферийные устройства.
    Контроллер памяти имеет 64-бит интерфейс, четыре внешних банка памяти, устройство управления тремя активными состояниями и последовательно-параллельный преобразователь команд, который позволяет микросхеме RM5700 обрабатывать три невыполненных за-проса. Устройства RM5700 поддерживают низковольтный TTL интерфейс с тактовой частотой до 100 МГц и новый нагруженный на концах SSTL интерфейс с тактовой частотой до 133 МГц.

Рис. 1. Семейство микросхем RM5700 производства компании QED имеет внутреннюю расщепленную шину, которая позволяет ядру начинать новый адресный цикл в течение каждого цикла центрального процессора

    Контроллер памяти позволяет назначать приоритетную обработку PCI операций по отношению ко всем остальным. Например, в принтерах растровая страница хранится в синхронном динамическом ОЗУ (SDRAM). Наибольшим приоритетом здесь является быстрое перемещение данных из памяти до PCI, чтобы избежать промежутков на странице, получающихся в результате потерь времени центрального процессора при неудачном обращении в кэш. Контроллер памяти также позволяет оставлять открытыми после использования до 16 страниц SDRAM.
    Два первых устройства серии RM5700 микросхемы RM5710 и RM5730, реализующие одиночную и сдвоенную шины PCI, соответственно. Вместо осуществления стандартного механизма ассоциативной памяти (CAM) для трансляции PCI адреса, микросхемы RM5700 компании QED используют так называемые блоки управления памятью (MMU). Блоки MMU включают буфер трансляции-предыстории с атрибутными полями. Именно такой подход позволяет устанавливать для одного PCI устройства различный режим приоритета.
    Устройства SH-DSP производства компании Hitachi, содержащие ядро SH-2, тесно интегрируют центральный и цифровой сигнальный процессоры. В микросхемах SH-DSP пятикаскадный конвейер используется совместно модулем цифрового сигнального процессора и целочисленным блоком, а модуль центрального процессора содержит блок выборки и декодирования, который управляет потоком команд для этих двух устройств. Применение нового ядра процессора SH-3 увеличивает производительность устройств по отношению к архитектуре SH-DSP и включает функции защиты данных и организации виртуальной памяти, использующие блоки управления памятью (MMU).
    В микросхемах SH3-DSP один бит регистра управления используется для включения модуля цифрового сигнального процессора (DSP). В серии SH-DSP доступ к сигнальному процессору осуществляется через поток команд. Тогда как устройства SH-DSP имеют три шины: X, Y и шину управления, в устройства SH3-DSP компания Hitachi добавила четвертую шину L сигнального процессора, работающую на той же тактовой частоте, что и центральный процессор. Благодаря наличию этой шины процессор может исполнять фоновые операции прямого доступа к памяти (DMA), в то время как в других шинах передаются два операнда данных и одна команда.
    Устройства SH3-DSP имеют унифицированный 16-кбайт четырехпортовый ассоциативный кэш с мно-жественным доступом, а также 16 кбайт X/Y памяти в неопределенном (unmapped) адресном пространстве. Компания Hitachi добавила вспомогательный порт передачи данных (AUD), который позволяет прослеживать выполнение команд и производить отладку оборудования. В микросхеме для пересылки адреса источника и приемника через этот вспомогательный порт используется запатентованный компанией Hitachi метод сжатия. Этот порт может работать в режиме реального времени, при котором процессор продолжает работать на максимальной скорости, даже если буфер FIFO ("первым пришел, первым ушел") переполняется. Режим полной трассировки выполняет полный останов процессора.
    Первым стандартным изделием компании Hitachi, использующим архитектуру SH3-DSP, является микросхема SH-7729 с тактовой частотой 133 МГц, потребляющая 200 мВт при напряжении питания 1,8 В, выполненная в корпусе масштаба кристалла с 216 выводами или в плоском корпусе QFP с 208 выводами. В дополнение к модулю цифрового сигнального процессора, микросхема SH7729 имеет те же периферийные модули, что и SH7709 (SH-3), но с большим кэшем и поддержкой эмулятора.

Рис. 2. Компания Motorola предлагает несколько модулей, обеспечивающих связь между локальной шиной MCore и периферийными устройствами MCore, ColdFire, 68300 или ARM

    Тем временем, компания Motorola, развивая свою линию продуктов MCore, выпустила простой M300, суперконвейерный M500 и суперскалярный M600 процессоры. Процессор M300 предназначен для ускорения численных операций с плавающей точкой. Он разработан на базе ядра процессора M210, но сюда добавлены операции быстрого перемножения и обработки чисел с плавающей точкой, выполняемые с обычной точностью. Компания Motorola также добавила 32-разрядную функцию двухкомандной предвыборки, которая позволяет ядру одновременно выбирать две 16-разрядных команды. Наличие 16-разрядного буфера команд позволяет снизить количество обращений с внешней шины, а микросхема M300 может хранить целых четыре команды во внутреннем двухуровневом буфере.
    Команды загрузки/хранения в архитектуре MCore требуют двух тактовых импульсов. Процессор M300 производит проверку зависимости данных и позволяет двум независимым командам загрузки/хранения выполняться параллельно, что снижает время обработки одной команды до одного тактового импульса. Процессор также поддерживает такие функции, как арбитраж шины и ветвление с совмещением. Когда микросхема M300 обнаруживает обратную ветвь, она заменяет команду ветвления на команду, указанную адресом петли, экономя два цикла для каждого прохода через петлю.
    Как видно из названия серии, устройства MCore доступны как встраиваемые функциональные блоки-ядра. Для облегчения их связи с периферийными устройствами, компания Motorola предлагает несколько модулей, обеспечивающих связь между локальной шиной MCore и периферийными устройствами MCore, ColdFire, 68300 и ARM. Они называются PIE-интерфейсными модулями и содержат контроллер прерываний, применяемый в устройствах серий MCore и 68000. Этот контроллер пересылает к ядру вектор прерывания, как только оно происходит, чем улучшается детерминизм.

EDN, ноябрь 1998 г.
Перевод Ю. Потапова






Рекомендуемый контент




Copyright © 2010-2019 housea.ru. Контакты: info@housea.ru При использовании материалов веб-сайта Домашнее Радио, гиперссылка на источник обязательна.